PCIe 6.0 规范已于今年年初由 PCI-SIG 发布，可阅读《行业洞察 I PCIe 发展史：PCIe 6.0 时代即将来临》一文了解关于该标准的早期版本。

大约每隔三年，带宽就会增加一倍。PCIe 6.0 也遵循这一规律，将性能提高到 64GT/s 的传输速度，如下面的图表所示：

数据的重要性不言而喻。要从整体上衡量数据量，可能要看下载了多少视频或发送了多少封电子邮件。但也可以在单个服务器，甚至是在片上宽带的层面上衡量数据量。在 SoC 中传输数据所需的能量可能是处理数据所需能量的许多倍。这些数字是十分庞大的。我们经常可以看到类似下面这样的图表，显示每天产生了多少数据。

另一个惊人的统计数字是，每分钟有 500 小时的视频被上传到 YouTube（而 YouTube 用户每天的观看时间达到 10 亿小时）。由于单个视频很大（明显比 文字信息大得多），在互联网上的所有数据中，视频占据了很大的比例，如果把 Netflix 和所有其他流媒体服务考虑在内，视频的数据量更是惊人。所有这些数据都需要进出计算机系统，并进入固态硬盘和网络，而实现这一目标的主要方式就是使用 PCIe。

PCIe 5.0 和 PCIe 6.0 之间最大的区别是，信号调制技术已经从 NRZ 变为 PAM4。几年前，其他应用中使用的最高速度的 SerDes 也经历了同样的变化，以达到 112G 的速率。然而，PCIe 6.0 接口与旧版本的 PCIe 接口兼容，对于不支持全速率的设备，可以降回到较低速度的 NRS 通信。

下图显示了 NRZ 和 PAM4 之间的区别。上面的 NRZ 在每个时钟周期传输一个比特，使用低电压或高电压。在接收器处，眼图包含一个眼。而下面的  PAM4，则是每个周期传输两个比特，使用四个不同的电压水平。在接收器处，眼图包含三个眼。好消息是，数据量的增加并没有增加奈奎斯特频率（理论上的通道限制）。坏消息是，噪声余量减少了，这意味着需要加大均衡力度来确保正常运行。

PCIe 6.0 规范的其他亮点

● 64GT/s 的原始数据速率，通过 x16 配置，最高可达 256GB/s

● 4 级脉冲振幅调制 (PAM4) 信令，并利用业界现有的 PAM4 技术

● 轻量级的前向纠错（Lightweight Forward Error Correct ，FEC) 和循环冗余检查 (Cyclic Redundancy Check，CRC)，缓解了与 PAM4 信令相关的误码率增加的问题

● 基于 Flit（flow control unit，流量控制单元）的编码支持 PAM4 调制，使带宽增加一倍以上

● 更新了 Flit 模式中使用的数据包布局，以提供额外的功能并简化处理过程

● 支持向下兼容所有之前的 PCIe 技术

有两种纠错级别。前向纠错 (FEC) 允许进行一些修正，而不需要重新传输。此外，还有循环冗余校验 (CRC)，用于检查进行 FEC 后的数据包是否完好，如果数据包损坏，则可以重新传输。只要 FEC 在大多数时间充分发挥作用，开销就比较少。

Cadence 不只是被动地观察 PCI 标准化，实际上我们积极参与了整个过程。PCI-SIG 的新闻资料中引用了 Cadence IP 部产品管理副总裁 Rishi Chugh 的话：

PCI-SIG 宣布推出 PCI Express 6.0 规范，这是 PCIe 协议发展历程中的一个里程碑，PCIe 汇集了 PAM4 和 NRZ 技术，在当今以数据为中心的世界中，可满足不断增长的超大规模和智能应用的需求。

作为 PCI Express 6.0 规范的贡献者，Cadence 提供完整的高质量 PHY 以及控制器 IP 和验证 IP，来支持 PCIe 6.0 规范发布。Cadence 的产品非常全面，客户可以凭借强大、高性能的解决方案进入市场，同时降低风险并减少开发成本。

Cadence PCIe 6.0 PHY 和控制器

正如 Rishi 所说，Cadence 已经推出了 PHY，并且在实验室中对硅片进行了特征分析。在某些领域，正常的操作方式是将规格标准化，然后制造符合规格的产品。但对于半导体 IP 来说并非如此。Cadence提前很长时间就知道了关于规格的大致细节，之后开始设计。几年前，在 PCIe 4.0 盛行时，Mellanox（后来被 NVIDIA 收购）的 Gilad Shaner 表示：

“互操作性是证明产品符合标准的唯一途径。”

与之类似，Cadence也是这样处理内存接口：DDR5 IP 测试芯片以 4400MT/s 的速度与美光原型 DRAM 一起运行。

PCIe 6.0 的实现使用了大量的数字信号处理 (DSP)，而不是使用模拟接口。这更加匹配最先进的制程节点的能力和限制。事实上，超过 32Gbps 的数据速率已经使用了 DSP 技术。它的优点是：

• 技术扩展的趋势使低功耗的 DSP 能够在小范围内进行先进的数据均衡和恢复
• 标准的数字设计流程缩短了设计周期，提供强大的设计余量和更高的 DFT 覆盖率
• 相对而言，对 PVT、噪声和其他环境因素不太敏感
• 与模拟接口相比，DSP 面积更小

值得强调的是，Cadence 并不是在 PCIe 6.0 中第一次使用 PAM4 信令。早在几年之前，56G 和 112G Serdes 中已经开始使用 PAM4 信令。所以这是一种成熟的方法，也是一种风险较低的方法。该芯片称为 “Excelsior”。它针对最高性能的 64G PCIe 6.0 进行了优化，具有完全自主的启动和适应能力，不需要 ASIC 的干预。PMA 是物理介质附件；PCS 是物理编码子层。

其他功能：

• 支持 PAM4+NRZ 双模式信令
• 由 DSP 驱动的自适应均衡和数据恢复
• 可编程的多速率 CTLE
• 自适应偏移/增益/相位校正
• 支持 SRIS 时钟恢复
• 用于低抖动性能的 LC PLL
• 片上 AC 终端和 T 型线圈使回波损耗降至最低
• 支持 PIPE 6.0
• 支持 PCIe L1 子状态电源管理
• 支持原生分叉

PHY 还需要使用控制器和其他组成部分，如验证 IP 和驱动器。

Cadence完整的解决方案包括以下部分：

• 控制器：根端口、端点和双模式
• 软件核心驱动器和 Linux 参考驱动器
• 完整的解决方案：控制器、PHY、驱动器和 VIP

在设计 PCIe 6.0 时，信号完整性问题格外重要。因为PCIe 通道并不是隔离的，并且通道的走线与附近的所有导电结构都会产生电耦合。这就意味着数学模型、2D 仿真和近似值通常都太不准确，无法正确预测寄生值以满足 PCIe 6.0 代标准的要求。

Cadence Clarity 3D Solver 使用了真正的整体的 3D 电磁场求解器，专门为适应大型 PCB 结构的仿真而构建。具有足够高的精度和速度来捕获小尺寸的 3D 电磁求解器甚至可以用于提供 IC 封装和 PCB 走线的电磁仿真。与将通过不同 IC 和 PCB 寄生提取方法得到的结果级联在一起相比，这种方法能够更加精确和完整地展现寄生行为和通道特性。

与近似值和简化模型相比，拥有足够容量的精确 3D 仿真工具可以生成与 PCIe 通道特性的实验数据更好匹配的模型。

同时，使用 Clarity 3D Solver 生成的模型与实验室的测量结果会更为接近，并且可以直接导入到行业标准电路仿真器（例如 Cadence Sigrity SystemSI）中，以实现实际测量和仿真之间极高的相关性。这对 PCIe 的合规性和互操作性测试尤具价值，可以帮助设计在电气测试（包括平台和内插卡发射器和接收器特性测试）中获得关键性优势，增强设计人员首次测试即可通过的信心。

（文章来源公众号： Cadence楷登PCB及封装资源中心）

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