Cadence 发布了面向 PCI Express (PCIe) 5.0 系统的 SoC 硅芯片演示视频，这个视频将向您介绍我们如何把最前沿的技术应用到 TSMC 先进 FinFET 工艺上，为市场带来一款极具竞争力的低功耗解决方案，并采用业界最新的测试方案进行测试。

这一 PCIe 系统解决方案由 Cadence PCIe 5.0 的 PHY 和双模（支持 RC 和 EP）控制器组成，同时我们在硅芯片中实现和验证了高达 8-lane 的链路宽度。

在过去的 PCIe 规范下，测试由 PHY 的硅芯片和基于 FPGA 的控制器组成的 PCIe 系统是可行的。

但是，随着协议所需带宽的增加，PHY 与控制器间的 PIPE 接口速度越来越快，以及控制器本身也需要以更高的速度运行，基于 FPGA 的多通道满速运行解决方案变得越来越不切实际。

通过 SoC 硅芯片来验证完整的 PCIe 协议栈充分展示出 Cadence 作为一家 IP 提供商值得信赖的交付能力。

迄今为止，Cadence 已经为多代 PCIe 协议开发了完整的解决方案。

完整的片上子系统让我们可以轻松地在现已问世的服务器平台上进行测试，这一点对新标准的开发至关重要。

Cadence 正准备向客户与合作伙伴开放这一平台。

与业界合作伙伴共同展开硅片测试

测试服务供应商正在基于我们的 SoC 芯片来积极评估新标准下的测试方案和产品。

同时我们已经使用这一 SoC 平台在目前已经问世的先进平台上成功测试了关键参数的合规性。

我们期待在更多的服务器平台问世后，继续进行更广泛的互联互通测试。面向 PCIe 5.0 的官方合规项目将在未来一年或稍晚启动，让我们拭目以待！

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