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8 月 16 -17 日，2022 国际集成电路展览会暨研讨会（IIC）在南京成功举行，本次会议以“创新求变 坚定向前”为主题，聚焦国际“碳中和”产业发展前沿科技、中国 IC 设计成就，表彰全球产业先进，促进海内外产学研各领域交流。业界众多技术专家与企业领袖共聚一堂，探讨中国半导体的挑战和产业技术创新。
2022 中国 IC 领袖峰会暨中国 IC 设计成就奖颁奖典礼上，Cadence 公司荣获 2022 中国 IC 设计成就奖之“中国半导体 20 年特殊贡献奖”和“年度卓越表现 EDA 公司”两项大奖。
IIC 大会期间，在 16 日的 EDA / IP 与 IC 设计论坛和 17 日的中国 IC 领袖峰会上，Cadence 公司数字系统设计部门产品验证群总监李玉童和 Cadence 公司亚太及日本地区 IP 与生态系统销售群资深总监陈会馨分别发表了主题为《飞越摩尔 新维度创造无限可能》和《Cadence 全系列产品助力汽车芯片设计及应用》的精彩演讲。
李玉童：飞越摩尔时代 3D-IC 设计的应对之策
在 8 月 16 日上午的 EDA / IP 与 IC 设计论坛上，Cadence 公司数字系统设计部门产品验证群总监李玉童发表了主题为《飞越摩尔 新维度创造无限可能》的演讲，分享了电子设计的需求与挑战以及 Cadence 的 2D-IC 和 3D-IC 解决方案以及客户的成功应用经验。
今天，传统意义上的摩尔定律在经济和技术方面面临多重挑战，特别是 5G / 6G 时代的智能城市、智能系统、大数据、元宇宙等跨时代的应用，不断对电子系统和芯片提出更高的带宽、更高的性能和更低的单位功耗、更低的成本的需求。
利用崭新的全平台 3D-IC 设计技术，可以赋能芯片设计行业，以更高的效率、更快的速度、更好的产品满足上述需求，让芯片行业继续推动创造更加智能及更高维度的美好未来。
从 2D-IC 到 3D-IC 设计的诸多挑战和应对之策
李玉童在演讲中表示：
电子设计面临的多重挑战首先体现在技术方面，如摩尔定律的可延续性和设计复杂度的提升；芯片设计、流片和封装对成本的要求也越来越高。
2D-IC 和 3D-IC 解决方案同样面临着挑战，服务器 CPU 和 GPU 芯片尺寸增长的趋势在飞速发展，但芯片尺寸增长的不可持续性已经显现；2D SoC 的长全局走线正在被 3D-IC 中更短的线长所取代。
李玉童介绍说，从 3D 封装看，传统流程（存储、CIS 等产品）基于 Bump 的 3D 封装需要对每颗芯片分别做时序收敛及签核，且缺乏跨芯片的综合分析。
在 3D 集成方面，Bump-less（Hybrid-bond / Cu-to-Cu bond、Direct bond）无需专用跨芯片驱动电路，可以实现并行分析及设计、时序驱动的片间绕线及优化、Z 轴向布局，以及跨芯片绕线资源规划及共享，可谓一举多得。
谈到 3D-IC 设计的挑战，李玉童说：“3D-IC 很美好，但是 3D-IC 有点儿难。”3D-IC 设计集成及管理涉及芯片/晶粒摆放及 Bump 规划，SoC 团队与封装团队各自为战，缺乏跨工艺的统一数据库；额外的系统验证涉及跨芯片及全封装热分析、3D 时序分析，需要考虑爆炸式增长的签核条件，以及系统级跨芯片连接性检查。当前业界方案基于分立的点工具，无法进行设计探索和早期分析设计迭代，因此不得不对每个芯片进行成本高昂的过度设计。
针对 3D-IC 设计的痛点有以下应对之策：
业界首个实现大规模系统 3D 设计规划、实现及全系统分析的统一平台
李玉童说，Cadence Integrity 3D-IC 是业界首个可实现大规模系统 3D 设计规划、实现及全系统分析的统一平台。它基于多工艺数据库，利用流程管理器实现 3D 分析及签核；以 3D 设计规划和实现平台完成 3D-IC 系统规划和设计实现；协同设计有助于模拟 / 定制 IC 设计和 BGA 封装设计。
他介绍说，通过 Integrity 顶层 3D-IC 设计的管理及优化，能够实现系统级设计层次化规划及连接关系优化，以及芯片/晶粒-封装-信号映射，获得完整的系统视图，同时实现堆叠管理、接口对齐验证、系统级连接性验证、Bump / TSV 规划以及线簇/总线驱动的引脚优化等功能。
Integrity 3D-IC 拥有强大的三维堆叠显示功能和基于 Nanoroute 的先进绕线功能，可以实现自动绕线、自动分组、高屏蔽率、可灵活配置的屏蔽方案。
他提到，3D-IC 早期系统分析及签核流程包括：用于早期轨（功率和热）分析的 Voltus™/Celsius™、导流Integrity™ Flow Manager，以及时序分析Tempus™。Cadence 从 Memory-on-Logic 扩展到 Logic-on-Logic 的 3D 系统切分技术将 Memory-on-Logic 作为 3D 系统切分基础流程的起点，实现了 Bump 数量、连接性、系统 ppa 之间的权衡，解决了时钟树的挑战。
李玉童最后总结道，Integrity 3D-IC 集成平台之所以能够实现系统驱动的 PPAC 优化，源于其全集成的 3D 系统规划及实现，以及早期 3D 热、功耗、静态时序分析和完备深入的系统级 PPAC 优化。客户成功案例和荣获 3D InCites 设计工具奖证明了其上述优势。
陈会馨：Cadence 原型验证平台加速汽车芯片设计创新
8 月 17 日，在以“20 年，砥砺前行”为主题的 2022 中国 IC 领袖峰会暨 IC 设计成就奖颁奖典礼上，Cadence 公司亚太及日本地区 IP 与生态系统销售群资深总监陈会馨发表了主题为《Cadence 全系列产品助力汽车芯片设计及应用》的演讲，分享了 Cadence 的相应战略举措。
如今汽车已经成为一个复杂的智能系统，其中 90% 的创新都是电子设备实现的，最突出的是芯片的创新，应用范围包括智能座舱、通信交互、整车控制、智能感知、功能安全等。
汽车电子热门赛道：智能座舱、自动辅助驾驶芯片设计遇挑战
陈会馨在演讲中表示：
当下汽车电子的最热门赛道是智能座舱和自动驾驶芯片。随着芯片制造工艺的演进，这两类芯片出现了合二为一的趋势。她认为，芯片设计主要面临三大技术挑战：
一是软硬件协同验证，以及如何在定义更优的硬件架构来适配软件；
二是如何搭建高性能、低功耗并适合各种神经网络的异构硬件平台来处理多种传感器输入的数据；
三是如何借助 EDA 工具搭建功能安全解决方案的设计平台和流程。
自动驾驶软件设计的挑战有以下几个方面：
一是需要通过多种传感器采集大量数据，包括摄像头、毫米波雷达、激光雷达、麦克风等；
二是自动驾驶软件涉及算法种类繁多，如各类神经网络处理、计算机视觉、语音处理、大量类 FFT 计算；
三是各种软件算法所适配的硬件平台不同，软件定义硬件的迫切性很强。
陈会馨指出，现在大量采用的车外和车内辅助驾驶和安全检测应用，如 360 度环视、多路图像拼接、4D 成像雷达等，应用软件种类繁多，算法不确定性给芯片硬件架构设计带来了困难，如何设计一款 IVI / ADAS 芯片而不过度浪费硬件资源，同时保证各种算法有能耗比合理的硬件载体，是车载芯片设计的关键。
Cadence 原型验证平台 Helium 解决硬件-软件协同验证和协同调试难题
陈会馨介绍说，为了提供大量预先建的 IP 虚拟模型，全面支持硬件平台快速组装，Cadence 推出了原型验证平台工具 Helium，以解决硬件-软件协同验证和协同调试难题。
这款 EDA 工具提供早期软件启动，支持虚拟模型创建和调试，并提供丰富的预构建虚拟模型库和混合适配器。利用 SoC 虚拟或混合模型进行验证，不仅比使用纯 RTL 模型验证速度快几个数量级，还能在 RTL 可用之前进行早期软件启动。
Cadence Helium 还能快速创建虚拟和混合平台 Cadence® Helium™ Virtual and Hybrid Studio，提供早期投产前软件开发所需的速度和硬件 / 软件协同验证所需的准确性，实现统一的嵌入式软件调试体验。
Cadence 专用工具在流片前解决设计执行的电气和物理签核和验证
陈会馨说，汽车无疑是最具挑战性的垂直领域。为了避免昂贵的召回，汽车行业有非常高的质量标准，目标的百万分之次品率是 0。15 年长产品生命周期，要求老化和电迁移问题要在设计中解决。Cadence 提供 Legato 和 Voltus 等专用工具，可以在流片前解决设计执行的一系列电气和物理签核和验证步骤。
Cadence 全面安全解决方案加快汽车 ISO 26262 认证
Cadence 全面的安全解决方案是 FMEDA 驱动的安全关键半导体模拟和数字设计。新发布的功能安全解决方案涵盖 Cadence 全部流程，具有多供应商工具互操作性。
安全解决方案的核心是新工具 Midas，本地集成了从数字到定制以及从设计到验证的完整流程，为 ISO 26262 认证提供完整的 FMEDA 管理。Midas 的 FMEDA 计划可以在验证流程中推动全面的故障活动、数字验证和实现平台，包括 Xcelium 并发故障模拟、Jasper 形式故障可达性、Genus 综合的自动安全机制插入，以及 Legato 高级老化模拟缺陷分析。
Cadence 战略举措全方位助力汽车芯片设计及应用
演讲最后，陈会馨强调，Cadence 专注于超大规模、汽车、通信、高端消费类等领域，包括用 Clarity 和摄氏度以及有限元分析和计算流体动力学进行多物理系统分析；Cerberus 机器学习以数字化全流程为中心智能验证 3D-IC，赋能带射频位的异构设计（带EMX、AWR）和 SaaS（软件即服务）/ 云。
此外，Cadence 还推出了针对从 IP 创建到芯片验证的 IC 和 SoC 设计的卓越设计计划、芯片优化系统平台开发创新计划，以及芯片到系统、边缘到云的普适智能计划，有助于提速芯片设计，满足半导体行业在架构设计、EDA 工具、IP、制造等各个领域的创新需要。
（文章来源公众号： Cadence楷登）
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