中国上海，2021年10月22日——楷登电子（美国Cadence公司，NASDAQ：CDNS）今日宣布发布支持TSMC N5工艺的PCI Express®（PCIe®）6.0规范Cadence®IP。这款面向PCIe 6.0的Cadence IP包括基于DSP的高性能PHY和功能丰富的配套控制器，为超大规模计算和5G通信（包括网络、新型内存和存储）的新一代应用提供优化的性能和吞吐量。面向PCIe 6.0的Cadence IP的早期采用者现在可以使用相应的设计套件。

　　Cadence的这款5纳米PCIe 6.0 PHY测试芯片在所有PCIe速率下都表现出了出色的电性能。PAM4/NRZ双模发射器提供了最佳的信号完整性、对称性和线性度，并且抖动极低。基于DSP的接收器展现了强大的数据恢复能力，同时在64GT/s下能承受恶劣的信号损坏和超过35dB的通道损耗。此外，PHY中的先进DSP内核提供了连续的后台自适应，以监测和补偿环境因素引起的信号波动，实现增强的可靠性。

　　Cadence PCIe 6.0控制器IP旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。高度可扩展的多包处理架构在x16配置下支持多达1024位宽的数据路径，同时在1GHz下运行，以实现128Gbps的最大聚合带宽。这款控制器IP功能丰富，支持所有新的PCIe 6.0功能，包括PAM4信令、前向纠错（FEC）、FLIT编码和L0p电源状态，同时可保持完整的向下兼容性。

　　2021年7月，Cadence PCIe 6.0子系统测试芯片在TSMC N5工艺上完成流片。该子系统测试芯片集成了第二代功耗、性能和面积（PPA）优化的PCIe 6.0 PHY与PCIe 6.0控制器。该子系统测试芯片使Cadence能够在系统层面验证PCIe 6.0 PHY和控制器功能，并进行严格的合规性和压力测试，以确保普遍的互操作性和可靠性。

　　“与我们长期的生态系统合作伙伴Cadence的密切合作，使下一代设计能够从我们的先进技术带来的功耗、性能和面积显著提升的优势中受益。”TSMC设计基础管理副总裁Suk Lee表示，“此次合作将Cadence领先的IP解决方案与TSMC的5纳米工艺技术相结合，将帮助我们共同的客户实现最具挑战性的功耗和性能要求目标，并快速地将差异化的产品推向市场。”

　　“早期采用者现已开始探索新的PCIe6规范，我们期待看到他们利用TSMC和Cadence技术取得成效。”Cadence公司全球副总裁兼IP部总经理Sanjive Agarwala表示，“自2019年推出第一代112G-LR SerDes IP以来，我们一直在部署基于PAM4的IP，我们在PAM4技术方面的丰富专业知识，加上与TSMC的紧密合作，为我们成功推出PCIe6产品奠定了坚实的基础。”

　　面向PCIe 6.0规范的Cadence IP支持Cadence的智能系统设计战略（Intelligent System Design™），该战略实现了SoC的卓越设计。Cadence针对TSMC先进工艺的全面设计IP解决方案产品组合还包括112G、56G、裸片对裸片（D2D）和高级存储器IP解决方案。

　　转载自Cadence楷登微信公众号

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