随着电子产品迭代的时间越来越短，产品研发的周期成为工程师最大的挑战之一。如何提升设计效率就成为行业必须要探索的方向，EDA软件及产品公司都在此方向投入巨大的关注。在注重设计速度提升的同时，大家也认识到提高设计正确性，通过使项目设计一次成功，来减少返工时间，从而提升设计效率达到缩短项目周期的目的。

　　以往我们使用allegro 16X设计时，遵循DXF约束布局时我们通过设置合理的PACKAGE KEEPIN、PACKAGE KEEPOUT和ROUTE KEEPIN等规则，结合合理的Physical和Spacing规则来保证我们的设计准确性。

　　Physical规则

　　根据单板的实际情况合理设计层叠阻抗和最小线宽（注意工艺加工能力）；不同阻抗线在同一层面进行合理的线宽区分便于加工识别，保证阻抗设计准确性；同时注意最大板厚钻径比。而对于Spacing规则设置，同样需要结合单板设计设计合理的规则。例如：最小的line/via、line/SMD、shape/via、via/via的最小间距是否满足加工要求；合理的SMD Pin/SMD Pin、SMDPin/Thru Pin、Spacing规则保证器件的DFA；CLK、DDRX、PCIE以及48V等信号同样需要设计合理的Spacing规则来保证信号完整性。

　　Spacing规则设置

　　再将设计中的层叠阻抗信息、加工要求和注意事项通过drill层或者特殊加工文件输出给工厂。

　　工艺规则设置

　　而对于DDR4/高速串行总线，需要设计工程师关注阻抗、耦合、布线细节等各个方面。但是随着密度的增加，PCB板上成千上万的高速信号，靠人力去检查优化，效率是非常低下的，也容易造成疏漏，很难全面保证设计的准确性；而且部分隐性问题对于非专业人员来说就是定时炸弹。